李淑蓮╱北美智權報 編輯部
隨著人工智慧（AI）與高效能運算（HPC）應用的快速演進，AI 運算正由兆級參數模型訓練持續擴展至推論時運算、代理型 AI（Agentic AI）、混合專家模型（MoE）以及大規模 AI 採用。面對工作負載高度複雜化，傳統單一晶片（SoC）微縮制程已面臨物理極限與高昂成本挑戰。在資策會產業情報研究所（MIC）主辦的「2026躍進 AI Leap 研討會」中，資深產業分析師李依珊發表「AI應用需求下的高階晶片封裝發展趨勢」專題演講，深入解析高階晶片如何透過先進封裝與小晶片（Chiplet）技術突破算力瓶頸，以及臺灣半導體產業供應鏈的關鍵機會。
關鍵趨勢一：AI 工作負載劇增，小晶片（Chiplet）架構躍居主流
李依珊分析，AI 應用的延伸同步推升了運算核心算力、記憶體容量與頻寬，以及晶片間的資料傳輸需求。若僅依賴單一大型晶粒（Die），容易因面積過大導致製造缺陷、良率下降並拉高成本。
相較之下，小晶片（Chiplet）架構將晶片功能拆分，讓運算、記憶體、I/O 等不同單元依需求配置最適合的製程。例如：
- 運算核心採用最先進節點以追求極致算力。
- 成熟或特殊單元（如 I/O、RF、SerDes）則採用具成本效益的製程。
這種模組化設計不僅能提升良率、控制成本，更保留了客製化彈性。國際大廠如 AMD（Ryzen 7 3D Cache、Instinct M1350 系列）、NVIDIA（B200）、Graphcore 及 Apple（M3 Ultra）等，皆已廣泛運用橫向與垂直整合的小晶片架構。
關鍵趨勢二：從2.5D橫向擴充到3D垂直堆疊，打造超大型系統整合平台
為實現小晶片間的高速資料交換，封裝技術已由傳統打線與覆晶，邁向高密度的 2.5D 與3D異質整合，各種封裝技術主要特點如下：
2.5D 封裝（橫向整合）
透過全矽中介層（如台積電 CoWoS-S）、局部矽橋（如 Intel EMIB、台積電 CoWoS-L）或扇出型重佈線層（RDL，如日月光 FOCOS-B）等架構，將運算晶粒與高頻寬記憶體（HBM）並排整合。因應 AI GPU 整合更多運算晶粒與 HBM 的需求（如由 8 個 HBM3 擴展至 12/24 個 HBM4/HBM5），單一封裝面積顯著擴大，未來更將推升至晶元級系統（System-on-Wafer, SoW）平台。
3D 封裝（垂直堆疊）
運用矽穿孔（TSV）與微凸塊（Microbump）將邏輯晶片或 HBM 的 DRAM 晶粒上下堆疊，大幅縮短傳輸距離。當接點距離微縮至 10 微米以下時，無凸塊的混合鍵合（Hybrid Bonding）技術成為關鍵，可顯著提升互連密度與傳輸能效。
2.5D + 3D 複合整合
如 AMD Instinct M1350 系列，即結合 3D 垂直堆疊運算核心（XCD）與 I/O Die，再透過 2.5D 橫向擴充連結 HBM，極致化傳輸效能與記憶體容量。
關鍵趨勢三：新一代載板與光電整合（CPO）技術崛起
隨著封裝尺寸與傳輸頻寬需求暴增，業界正積極尋求新材料與技術瓶頸的突破：
- 面板級封裝（PLP）： 採用大尺寸矩形玻璃載具（如 $510mm \times 515mm$ 以上），提高大面積封裝的材料利用率與產能，降低成本。
- 玻璃核心載板（Glass Core Substrate, GCS）： 具備高剛性、低翹曲與平坦度極佳等特性，能支援 2 微米級（L/S）極細線路與玻璃通孔（TGV）技術，成為大尺寸高密度封裝的潛力方案。
- 共封裝光學（CPO）與光互連： 當電訊號在高頻寬、長距離傳輸面臨高損耗與高功耗瓶頸時，將光學引擎（Optical Engine）透過先進封裝直接與運算/交換晶片整合（如台積電 COUPE 技術或 Lightmatter M1000 架構），實現「光進銅退」，大幅優化傳輸頻寬與能效。
關鍵趨勢四：設計思維轉變，跨域共同設計與UCIe標準崛起
先進封裝密度的提升，使熱管理、電源完整性、訊號完整性、應力翹曲及測試難度大幅增加。傳統「系統需求=>晶片設計=>封裝設計=>組裝驗證」的依序流程，極易在後段暴露嚴重問題。
現今產業已走向跨域共同設計（System-Technology Co-Optimization, STCO），於設計早期即同步分析晶片/封裝布局、供電、熱應力與可測試性，降低迭代成本。同時，透過通用小晶片互連介面（UCIe）標準的演進（從 1.0 的 2D/2.5D 跨至 2.0/3.0 的 3D 堆疊與 64 GT/s 高頻寬），讓來自不同供應商與製程的小晶片得以無縫互通。
產業布局與台灣供應鏈的新契機
李依珊指出，高階 AI 晶片業者（NVIDIA、AMD）及雲端 CSP 大廠自研 AI 晶片（AWS Trainium3、Google Ironwood TPU、Microsoft Maia 200、Meta MTIA 400）均將先進封裝與客製化整合列為產品世代升級的核心。
先進封裝已成為跨領域的系統工程，單一業者無法單打獨鬥。台廠在此浪潮中具備強大的整體戰力：
- 晶元代工與生態系龍頭（台積電）： 打造 3DFabric 整合平台（含 CoWoS、SoIC、SoW 及 COUPE 光電整合），並成立 3DFabric 聯盟，串聯 EDA、IP、記憶體、測試、載板及封測夥伴共同開發。
- 封測巨頭（日月光）： 推出的 VIPack 平台，涵蓋 Fan-Out、2.5D/3D、SiP 與 CPO 技術，為客戶提供彈性化與客製化的量產服務。
- 矽光子產業聯盟（SiPhIA）： 由 SEMI 發起、台積電與日月光共同倡議，串聯聯發科、鴻海、廣達、旺矽等台廠，推動系統、先進封裝測試與設備規範自動化，全面搶攻光互連商機。
結論
資策會 MIC 總結，高階晶片的效能提升已從單一晶片微縮，正式轉變為多晶片系統整合。2.5D 封裝與 3D 堆疊不僅將持續向接點微縮、大面積化及光電整合演進，更牽動了晶圓製造、記憶體、載板、材料與測試等全產業鏈的協同升級。台灣半導體產業鏈透過技術平台與跨域聯盟的緊密結合，將能在全球高階晶片與 AI 應用市場中持續扮演不可或缺的核心角色。
參考資料：
- 資策會產業情報研究所(MIC) 資深產業分析師李依珊《AI應用需求下的高階晶片封裝發展趨勢》簡報資料；2026/09/09
