先進封裝 / 製程

隨著全球AI資料中心規模與運算功耗屢創新高，傳統傳輸技術正快速逼近物理極限。全球市場研究機構TrendForce於2026年6月15日發布最新矽光子產業報告，直指「光互連」技術已與運算技術並列，成為雲端服務供應商（CSP）最核心的戰略資產。為解決海量資料搬運所衍生的龐大能耗危機，共封裝光學（CPO）與近封裝光學（NPO）將迎來爆發性成長，預估其市場規模將從2025年僅約1億美元，以驚人倍數躍升至2030年的390億美元以上。 突破傳輸極限，中美科技巨頭押注NPO與CPO TrendForce分析，當資料傳輸速率從100G/lane推進至200G/lane甚至400G/lane時，傳統銅線在...

隨科技快速發展，晶片設計技術正面臨前所未有的挑戰。國家科學及技術委員會於5月13日召開記者會宣布，在國科會「關鍵新興晶片設計研發計畫」支持下，由國立清華大學電機工程學系副教授彭朋瑞、謝秉璇，以及電子工程研究所副教授劉怡君及國研院台灣半導體研究中心博士林銘偉所共同組成的研究團隊，成功開發「四階脈衝振幅調變（Pulse Amplitude Modulation, PAM-4）傳收機」。

李淑蓮╱北美智權報 編輯部 在半導體產業演進的歷程中，摩爾定律（Moore's Law）長期以來一直是指導電晶體微縮與性能提升的黃金法則。然而，隨著製程節點進入埃米 (Angstrom) 時代，單純依靠縮小電晶體尺寸以提升效能與降低功耗的作法已面臨嚴峻的物理極限與經濟挑戰。當前，全球半導體市場預計將從 2024 年的 0.6 兆美元，以8.6% 的年複合成長率（CAGR）在 2030 年突破1兆美元大關。在這一股成長浪潮中，伺服器與網路領域受惠於生成式人工智慧（Generative AI）的爆發，預計將展現最快的成長勢頭，年成長率達 11.6%。 後摩爾時代的技術範式轉移 為了應對日益增...

盧頎╱北美智權報　編輯部 面對生成式AI（Gen AI）推動的全球科技變革，行政院以「AI新十大建設」作為國家級重要工程 — 繼位於台南南部科學園區的「國網雲端算力中心」（國網算力中心）於12月12日起正式啟用；爾後，國科會於12月19日在新竹舉行「台灣矽光子CPO-AI生態鏈座談會」 — 現場聚集國內矽光子、共封裝光學（Co-Packaged Optics, CPO）、半導體製造、先進封裝、光電、網通與伺服器系統等領域的領導廠商及頂尖學研團隊，共商下一代AI運算架構未來發展方向。 賴清德：人工智慧圈是最終目標　三大關鍵技術：矽光子、量子運算及機器人 總統賴清德親臨座談會現場，展現政府對...

印刷電路板（PCB）產業中，精密電路板製程複雜，且需高度穩定性以保證品質，台灣目前殘膠基板的檢測與修補主要依賴進口設備，在國科會補助支持下，國立中央大學機械系何正榮教授研究團隊與廠商共同合作，開發出「PCB殘膠檢測與雷射修復機」（Automated Optical Inspection & Repair，AOIR），透過自主可控的高精度影像檢測及智能化缺陷修復，提升產品良率與生產效率，並導入自動化除膠生產流程，以減少人為操作誤差，提高產線穩定性與一致性。 產線自動化與智慧化 目前PCB檢測與修補主要依賴自動光學檢測加上人工修補，但此作業方式不僅誤判率高，且人工修補效率低，由...

李淑蓮╱北美智權報 編輯部 智慧型手機晶片正迎來一場大規模的製程技術升級浪潮。根據Counterpoint研究團隊的最新報告(下稱《報告》，涵蓋5奈米、4奈米、3奈米與2奈米的先進製程，預計在2025年將占全球智慧型手機SoC總出貨量的51%，相較於2024年的43%，是個顯著的里程碑。這不僅意味著智慧型手機晶片正加速脫離成熟製程，也預示著裝置效能、能效、生成式AI（GenAI）體驗、遊戲流暢度及散熱管理將全面升級。 營收與技術革新同步飆升 這波技術轉變主要由兩個因素推動：一是中階手機市場加速導入5奈米和4奈米製程，二是三星（Samsung）與中國主要OEM廠商將推出採用3奈米製程的So...

隨著AI與高效能運算（HPC）的快速發展，半導體業界面臨前所未有的挑戰與轉機。過去依賴傳統摩爾定律推進的晶片效能增長，逐步逼近物理與經濟極限。如何在有限的面積內實現更高密度的電晶體、更快的訊號傳輸，以及更有效的能量管理？答案正逐漸聚焦於「先進封裝（Advanced Packaging）」技術。面對全球對高效能AI晶片的需求持續升溫，先進封裝在AI晶片製造中扮演關鍵角色。

為協助我國製造業強化製程優化能力，提升製造業生產產品之加工效率，國科會積極推動智慧製造創新技術研發。在國科會長期支持下，國立清華大學動力機械工程學系李明蒼教授團隊針對光電半導體產品開發出「雷射低碳製造技術」，可大幅縮短製程工序時間及材料成本，同時具備靈活的製程與設備整合彈性。

在人工智慧應用以迅雷不及掩耳的速度席捲全球之際，其帶來的挑戰也不容小覷。在眾人都關注AI軟體發展 (像機器學習ML技術) 的時候，硬體的難處也不容忽視。AI時代的硬體焦慮是：軟體一直在進步，硬體能跟上嗎？ 傳統的摩爾定律（每兩年晶體管數量倍增）已逐漸放緩，單晶片的製程極限與成本已近天花板。因此，下一代AI硬體的發展，必須另闢蹊徑。AI的創新，不能只靠演算法與模型，硬體創新必須跟上，甚至領先。Swaminathan教授表示，當摩爾定律已不再是黃金定律時，異質整合正帶領我們走向摩爾的下一站。

新加坡微電子研究院（IME）異質整合部門主管Vempati Srinivasa Rao 於「2025異質整合藍圖第8屆年會」壓軸演出，發表了  "Bridging Technologies in AI: From Chip Design to Advanced Packaging and System Integration" 報告 。《報告 》 指出，未來要實現Zettascale等級的AI與HPC處理效能，一個封裝構件中可能需要容納超過一兆個晶體管。這意味著傳統單晶片設計必須讓位給由多顆小晶粒（chiplets）所組成的大規模系統級封裝，而晶粒之間的互連方式，將直接影響系統的頻寬、延遲、功耗與可靠性。