扇出型封裝正變得無處不在
集微諮詢（JW insights）認為：
▲ 扇出型封裝 (Fan-out Panel Level Packaging, FOPLP) 因為能夠提供具有更高I/O密度的更大晶片，大幅減少系統的尺寸，正成為應對異構整合挑戰的不二之選；
▲ 當FOPLP技術進一步成熟，有越來越多類型的廠商參與進來的時候，扇出型封裝可能會迎來全面的爆發。
由於摩爾定律在7nm以下已經難以維持以前的速度，後端封裝技術對於滿足對低延遲、更高頻寬和具有成本效益的半導體晶片的需求變得越來越重要。而扇出型封裝因為能夠提供具有更高I/O密度的更大晶片，大幅減少系統的尺寸，正成為應對異構整合挑戰的不二之選。
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台積電1.6nm：棄High NA曝光，力圖穩中求勝
台積電在2024年的北美技術研討會上發表了最新的A16製程技術，預計將於2026年下半年量產。A16製程採用了先進的背面電源佈線（Backside Power Delivery）技術，也就是他們所謂的超級電源軌（Super Power Rail），希望藉此提升晶片的性能表現，同時降低功耗。台積電表示，這是為了更靈活地滿足客戶對於先進製程的需求，特別是在人工智慧（AI）快速發展的現在。
台積電A16製程節點是其首個整合納米片電晶體（nanosheet）以及背面供電技術Super Power Rail的節點，特別適合高性能計算（HPC）及人工智慧（AI）應用，可以認為是台積電N2P製程的...
Lam Research 科林研發的乾式光阻技術可建立 28 奈米間距的高解析度圖案化
Lam Research 科林研發宣佈其創新的乾式光阻（dry resist）技術可直接印刷 28 奈米間距之後段（BEOL）邏輯製程，適用於 2 奈米及以下先進製程，現已獲得在奈米電子與數位技術領域中具領導地位的研究與創新中心 imec 認證。乾式光阻是科林研發推出的先進圖案化技術，可提高極紫外光（EUV）微影的解析度、生產量和良率，而極紫外光（EUV）微影是生產下世代半導體元件的關鍵技術。
科林研發技術長暨永續長 Vahid Vahedi 表示：「科林研發的乾式光阻技術提供了前所未有的低缺陷率、高解析度的圖案化，我們很高興向 imec 及其合作夥伴提供這項技術，作為先進半導體元件...
英特爾與聯電展開製程合作，但成熟製程過剩格局恐不利於發展
近年來，隨著全球半導體產業快速發展，各大晶圓代工廠紛紛積極布局，希望在這塊版圖上取得更多的份額。英特爾正致力於轉型發展代工業務，而聯電長期以來專注於成熟製程，都渴望能在先進製程上有所突破。雙方日前宣布，將在12奈米FinFET製程技術上展開合作，希望能發揮各自優勢，擴大產能與市場佔有率。
英特爾希望透過提供代工服務，在全球半導體供應鏈中擴大其角色與影響力。然而，英特爾目前在晶圓代工領域的發展方向仍以先進製程技術為主，像是10奈米以下的製程節點。
相較之下，聯電多年來專注於提供穩定可靠的成熟製程代工服務，例如28奈米、22奈米等技術節點。聯電一直有意願跨足更先進的FinFET製程...
【為台灣加油打氣專欄】利用非線性光學的SiC基板檢測技術
在過去，半導體基板都是用矽半導體，但是如果要製造應付高頻及高功率的晶片，利用碳化矽（SiC）基板就有其必要。因此，能夠應對高壓、高溫以及高頻的優異特性成為新的半導體應用發展焦點。
基板內部結構技術
碳化矽（SiC）基板的內部結構必須非常正確，不能有瑕疵，請看圖1。
圖1(a)是一張正常碳化矽（SiC）晶體的示意圖，圖1(b)顯示碳化矽（SiC）晶體有缺陷。如果我們不能確保碳化矽（SiC）基板的品質，就無法製造出優良的碳化矽（SiC）晶片。因此，檢驗碳化矽（SiC）晶體內部結構的技術也變得非常重要。
目前關鍵的晶體缺陷只能以破壞性的KOH蝕刻方式進行抽樣檢測，...
