Lam Research 科林研發的乾式光阻技術可建立 28 奈米間距的高解析度圖案化
Lam Research 科林研發宣佈其創新的乾式光阻（dry resist）技術可直接印刷 28 奈米間距之後段（BEOL）邏輯製程，適用於 2 奈米及以下先進製程，現已獲得在奈米電子與數位技術領域中具領導地位的研究與創新中心 imec 認證。乾式光阻是科林研發推出的先進圖案化技術，可提高極紫外光（EUV）微影的解析度、生產量和良率，而極紫外光（EUV）微影是生產下世代半導體元件的關鍵技術。
科林研發技術長暨永續長 Vahid Vahedi 表示：「科林研發的乾式光阻技術提供了前所未有的低缺陷率、高解析度的圖案化，我們很高興向 imec 及其合作夥伴提供這項技術，作為先進半導體元件...
ASML規劃2036突破0.2nm，摩爾定律仍將延續
半導體製程的不斷演進，是推動科技進步和產業發展的重要引擎。多年來，在摩爾定律的指引下，半導體產業不斷創新，推動晶片性能的持續提升。然而，隨著製程節點的微縮，半導體產業也面臨著前所未有的挑戰。物理極限的逼近，使得傳統的微縮方式難以為繼，晶片設計和製造的門檻也越來越高。
在這個關鍵的時刻，國際知名的微電子研究中心IMEC和曝光設備巨頭ASML帶來了令人鼓舞的消息。他們分別在最新的技術路線圖和曝光機研發計劃中，展示了突破當前瓶頸、延續摩爾定律的可行之路。這些創新方案涵蓋了從電晶體結構到曝光製程技術的各個方面，為半導體產業指明了前進的方向。
近年來，隨著科技的快速發展和終端應用的不斷擴...
散出型晶圓級構裝 (Fan-Out WLP)之技術與挑戰
由於消費性電子產品對於可攜式(Portability)及多功能(Multi-function)之需求，迫使微電子構裝發展朝小尺寸、高性能、及降低成本前進。晶圓級構裝(Wafer Level Package; 簡稱WLP)具備縮小構裝尺寸之優勢，剛好迎合行動電子產品之市場趨勢。
然而，傳統WLP構裝是將晶片的I/O點，經由散入(Fan-In)技術將凸塊以矩陣式( Area Array)排列於晶片面積內，簡稱為Fan-In WLP。然而，決定晶片是否可採用散入(Fan-In)技術構裝之前，必須同時評估元件尺寸、I/O接點數及間距等因素，進而確認晶片是否有足夠的空間容納所有的連接點。
前段I...
扇出型封裝正變得無處不在
集微諮詢（JW insights）認為：
▲ 扇出型封裝 (Fan-out Panel Level Packaging, FOPLP) 因為能夠提供具有更高I/O密度的更大晶片，大幅減少系統的尺寸，正成為應對異構整合挑戰的不二之選；
▲ 當FOPLP技術進一步成熟，有越來越多類型的廠商參與進來的時候，扇出型封裝可能會迎來全面的爆發。
由於摩爾定律在7nm以下已經難以維持以前的速度，後端封裝技術對於滿足對低延遲、更高頻寬和具有成本效益的半導體晶片的需求變得越來越重要。而扇出型封裝因為能夠提供具有更高I/O密度的更大晶片，大幅減少系統的尺寸，正成為應對異構整合挑戰的不二之選。
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【為台灣加油打氣專欄】利用非線性光學的SiC基板檢測技術
在過去，半導體基板都是用矽半導體，但是如果要製造應付高頻及高功率的晶片，利用碳化矽（SiC）基板就有其必要。因此，能夠應對高壓、高溫以及高頻的優異特性成為新的半導體應用發展焦點。
基板內部結構技術
碳化矽（SiC）基板的內部結構必須非常正確，不能有瑕疵，請看圖1。
圖1(a)是一張正常碳化矽（SiC）晶體的示意圖，圖1(b)顯示碳化矽（SiC）晶體有缺陷。如果我們不能確保碳化矽（SiC）基板的品質，就無法製造出優良的碳化矽（SiC）晶片。因此，檢驗碳化矽（SiC）晶體內部結構的技術也變得非常重要。
目前關鍵的晶體缺陷只能以破壞性的KOH蝕刻方式進行抽樣檢測，...
