鍺的環保回收及先進半導體製程應用
鍺是一種半導體材質,電性質介於一般金屬和絕緣體之間,可用於製造電晶體和各種電子裝置,因此鍺的特性可應用於半導體、核物理探測、光纖通訊、紅外光學、軍用夜視鏡、太陽能電池、化學催化劑、生物醫學等終端應用。鍺也是重要的半導體材料,目前已經被用在半導體先進製程環繞式閘極(Gate all around: GAA)的製作中,以矽鍺磊晶的方式製成環繞式閘極電晶體。本文關注鍺在這方面相關應用及其環保回收綠色技術的國際間重要專利,啟發國內業者面對出口管制的因應措施,除了友岸外交、建立結盟網絡之外,強化綠色循環回收技藝不失為一個解決之道,同時從3奈米邁向2奈米先進半導體製造技術中,鍺在其中亦扮演關鍵角色。
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台積電1.6nm:棄High NA曝光,力圖穩中求勝
台積電在2024年的北美技術研討會上發表了最新的A16製程技術,預計將於2026年下半年量產。A16製程採用了先進的背面電源佈線(Backside Power Delivery)技術,也就是他們所謂的超級電源軌(Super Power Rail),希望藉此提升晶片的性能表現,同時降低功耗。台積電表示,這是為了更靈活地滿足客戶對於先進製程的需求,特別是在人工智慧(AI)快速發展的現在。
台積電A16製程節點是其首個整合納米片電晶體(nanosheet)以及背面供電技術Super Power Rail的節點,特別適合高性能計算(HPC)及人工智慧(AI)應用,可以認為是台積電N2P製程的...
ASML規劃2036突破0.2nm,摩爾定律仍將延續
半導體製程的不斷演進,是推動科技進步和產業發展的重要引擎。多年來,在摩爾定律的指引下,半導體產業不斷創新,推動晶片性能的持續提升。然而,隨著製程節點的微縮,半導體產業也面臨著前所未有的挑戰。物理極限的逼近,使得傳統的微縮方式難以為繼,晶片設計和製造的門檻也越來越高。
在這個關鍵的時刻,國際知名的微電子研究中心IMEC和曝光設備巨頭ASML帶來了令人鼓舞的消息。他們分別在最新的技術路線圖和曝光機研發計劃中,展示了突破當前瓶頸、延續摩爾定律的可行之路。這些創新方案涵蓋了從電晶體結構到曝光製程技術的各個方面,為半導體產業指明了前進的方向。
近年來,隨著科技的快速發展和終端應用的不斷擴...
英特爾與聯電展開製程合作,但成熟製程過剩格局恐不利於發展
近年來,隨著全球半導體產業快速發展,各大晶圓代工廠紛紛積極布局,希望在這塊版圖上取得更多的份額。英特爾正致力於轉型發展代工業務,而聯電長期以來專注於成熟製程,都渴望能在先進製程上有所突破。雙方日前宣布,將在12奈米FinFET製程技術上展開合作,希望能發揮各自優勢,擴大產能與市場佔有率。
英特爾希望透過提供代工服務,在全球半導體供應鏈中擴大其角色與影響力。然而,英特爾目前在晶圓代工領域的發展方向仍以先進製程技術為主,像是10奈米以下的製程節點。
相較之下,聯電多年來專注於提供穩定可靠的成熟製程代工服務,例如28奈米、22奈米等技術節點。聯電一直有意願跨足更先進的FinFET製程...
異質整合系列-2:先進封裝技術發展趨勢
北美智權報於異質整合系列-1:藍圖及應用概觀 一文中,已詳細介紹過異質整合技術的興起及願景,文中曾指出異質整合可以說是半導體未來的關鍵技術方向,雖然現在許多大廠 (如AMD、Intel、Samsung、華為)的處理器已應用了異質整合的系統級封裝技術,但還是有許多領域待摸索及發展的。本文藉由《 【35th MIC FORUM Fall】 賦能 》研討會,進一步探討異質整合封裝技術的發展現況及未來趨勢。
資策會產業情報研究所資深產業分析師鄭凱安於《 【35th MIC FORUM Fall】 賦能 》研討會中,發表了以「異質整合封裝技術與應用發展趨勢」為題的研究報告,首先從宏觀角度檢視整...
扇出型封裝正變得無處不在
集微諮詢(JW insights)認為:
▲ 扇出型封裝 (Fan-out Panel Level Packaging, FOPLP) 因為能夠提供具有更高I/O密度的更大晶片,大幅減少系統的尺寸,正成為應對異構整合挑戰的不二之選;
▲ 當FOPLP技術進一步成熟,有越來越多類型的廠商參與進來的時候,扇出型封裝可能會迎來全面的爆發。
由於摩爾定律在7nm以下已經難以維持以前的速度,後端封裝技術對於滿足對低延遲、更高頻寬和具有成本效益的半導體晶片的需求變得越來越重要。而扇出型封裝因為能夠提供具有更高I/O密度的更大晶片,大幅減少系統的尺寸,正成為應對異構整合挑戰的不二之選。
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散出型晶圓級構裝 (Fan-Out WLP)之技術與挑戰
由於消費性電子產品對於可攜式(Portability)及多功能(Multi-function)之需求,迫使微電子構裝發展朝小尺寸、高性能、及降低成本前進。晶圓級構裝(Wafer Level Package; 簡稱WLP)具備縮小構裝尺寸之優勢,剛好迎合行動電子產品之市場趨勢。
然而,傳統WLP構裝是將晶片的I/O點,經由散入(Fan-In)技術將凸塊以矩陣式( Area Array)排列於晶片面積內,簡稱為Fan-In WLP。然而,決定晶片是否可採用散入(Fan-In)技術構裝之前,必須同時評估元件尺寸、I/O接點數及間距等因素,進而確認晶片是否有足夠的空間容納所有的連接點。
前段I...