以AI为核心的异质集成技术革命：AI时代的硬件焦虑

IEEE (Institute of Electrical and Electronics Engineers，电机电子工程师学会) 的EPS (Electronics Packaging Society，电子封装学会于2月举行了「2025异质集成蓝图第8届年会」[1]。在为期3天的年会中，来自产、学、研不同领域的专家针对先进封装于AI需求及性能表现方面的议题发表了精辟的研究成果；很明显的，AI成为了先进封装的发展核心。在摩尔定律已走到尽头的时候，为了达到AI训练及运作的高性能需求，封装技术的再精进似乎成了唯一选项。由宾州州立大学（Penn State University）电机工程系系主任Madhavan Swaminathan教授主导的CHIMES研究中心，正在积极探索异质集成在AI硬件上的应用与挑战。CHIMES（Center for Heterogeneous Integration of Micro Electronic Systems）由美国宾州州立大学主导，整合了来自乔治亚理工、UCLA、MIT等多所名校与产业伙伴，是JUMP 2.0计划[2]的旗舰研究中心。

AI时代的硬件焦虑：软件一直在进步，硬件能跟上吗？

自从生成式AI (如ChatGPT) 横空出世，人工智能应用即进入爆炸性增长阶段。但庞大的AI模型背后，是高达数千TFLOPS的运算力与庞大能耗支出。例如Nvidia使用4000个GPU训练模型，一个月耗能达10¹²焦耳，这相当于全球年能量产量的十亿分之一，如图1所示。

在人工智能应用以迅雷不及掩耳的速度席卷全球之际，其带来的挑战也不容小觑。在众人都关注AI软件开发 (像机器学习ML技术) 的时候，硬件的难处也不容忽视。AI时代的硬件焦虑是：软件一直在进步，硬件能跟上吗？

传统的摩尔定律（每两年晶体管数量倍增）已逐渐放缓，单芯片的制程极限与成本已近天花板。因此，下一代AI硬件的发展，必须另辟蹊径。AI的创新，不能只靠算法与模型，硬件创新必须跟上，甚至领先。Swaminathan教授表示，当摩尔定律已不再是黄金定律时，异质集成正带领我们走向摩尔的下一站。

为何异质集成会是AI硬件往前推进的答案？

异质集成（Heterogeneous Integration, HI）是将来自不同制程、功能、甚至材料的芯片组件（Chiplets），透过先进封装技术整合在同一系统上 (像是SoC系统单芯片、SiP系统单封装)。这种方式大幅提升弹性、降低成本，并有助于延续摩尔定律。

当AI模型日益庞大，训练与推论需求导致系统必须具备高运算力、低延迟与极高的能源效率。传统的单一芯片系统面临面积、成本与散热的极限，难以再单独应对AI应用的高要求。异质集成透过多晶粒（chiplets）方式，将不同功能与制程的芯片模块化整合，让设计更弹性、成本更低、效能更高，成为突破技术瓶颈的可行之道。

Swaminathan教授指出，异质集成的优势有很多，主要包括以下几项：

• 缩短开发时间：可重复使用成熟节点的模块化芯片。
• 提高良率与降低成本：小面积晶粒较易达成高良率。
• 提升性能与扩充性：可整合多种高速运算与内存模块，创造庞大的数据吞吐量。

CHIMES计划：将HI引入AI应用主舞台

CHIMES于2025年年会报告中展示了一套超大规模的AI芯片系统 (如图3所示)，结构成分如下：

• 芯片模块数量：超过175个Chiplets
• 基板面积：高达50,000 mm²
• 总功耗：9KW
• 模块组成：CPU + GPU + HBM内存（高带宽内存）

从系统结构来看，此AI芯片系统不仅多功且高效，然而，在执行上，至少面临３大挑战。

（１）挑战1：高功率如何稳定供电？

要驱动高达几千瓦的AI芯片系统，需要极高效率的电源架构。CHIMES提出封装内整合电压转换器（Packaged IVR），可实现：

• 电流密度超过4A/mm²
• 功率转换效率超过90%
• 使用GaN组件进行高频（3-10MHz）零损耗切换（ZVS）

(2) 挑战2：散热 — 不能让AI烧掉自己

AI芯片密度高，散热压力巨大。CHIMES发展出以下解方：

• AlN高导热散热涂层：晶粒间隙填充可导热材料，提升热扩散效率。
• 蒸发式冷却与微流体通道：直接导入晶粒背面，解决超过30kW/cm²的热通量。
• 内嵌冷却芯片：将冷却结构嵌入芯片与基板之间，提升本体热控能力。

(3) 挑战3：如何快速设计这么复杂的系统？

面对横跨50,000mm²的系统封装，传统EDA设计工具显得力不从心。CHIMES提出：

• 跨层级自动化设计平台：整合电路、热控、封装与可靠性考虑。
• 全新验证与签核流程：支持M3D（Monolithic 3D）架构的设计与整合。

下一站：光子整合与RF芯片

未来数据传输将无法只靠电讯号，CHIMES正投入3D光波导（Photonic Waveguides）与硅光子（Si-PIC）的开发。透过玻璃基板整合雷射雕刻波导路径，有望实现：高带宽、低功耗的芯片间沟通；以及数据中心级的内部光通讯模块。

HI不只是技术，更是AI时代的基础建设

Swaminathan教授表示，CHIMES计划不仅代表前瞻技术，更揭示一个趋势：AI的创新，不能只靠算法与模型，硬件创新必须跟上，甚至领先。从多晶粒封装、热管理、电源转换到光子传输，异质整合技术正在构筑AI时代的基础建设。Moore’s Law 虽已不再是黄金定律，但HI正带领我们走向摩尔的下一站。

备注：

[1] 2025 Heterogeneous Integration Roadmap (HIR) 8th Annual Conference

[2] Joint University Microelectronics Program 2.0 (JUMP 2.0)

参考数据：

１.“Is Heterogeneous Integration (HI) ready for Artificial Intelligence (AI) ?”, Madhavan Swaminathan, Dept. Head of Electrical Engineering, William E. Leonhard Endowed Chair, and Director, CHIMES (an SRC JUMP 2.0 Center) of Pennsylvania State University; Emeritus Professor, ECE & MSE, Georgia Tech and Former Director, 3D Systems Packaging Research Center (PRC), Georgia Tech.

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