李淑蓮╱北美智權報 編輯部
隨著全球人工智慧（AI）基礎設施在2026年進入全面爆發期，半導體產業正經歷一場從單一晶片微縮轉向系統級整合與異質封裝的典範轉移。半導體市場規模預計於2026年達到9,750億美元的歷史新高，並在2030年突破1兆美元大關[1]。在這一波技術競賽中，智慧財產權的質量與法律穩定性成為企業核心競爭力的關鍵。韓國智慧財產部（Ministry of Intellectual Property, MIPO）[2]針對此趨勢，特別在《技術領域別審查實務指南》[3]中制定了「第12部分：半導體領域」，旨在為日益複雜的高科技發明提供精確且具可預測性的審查標準[4]。本文將探討該指南「第12部分：半導體領域」(下稱《指南第12部分》)的核心法理、技術界定、審查案例，以及2026年全球半導體技術與專利趨勢。
半導體領域之技術定義與產業範疇
半導體技術的演進已不限於傳統的電路設計，而是涵蓋了從前端晶圓製造、後端先進封裝到材料科學與檢測設備的全產業鏈整合。根據《指南第12部分》，半導體發明被系統性地分類為記憶體半導體（Memory）與非記憶體半導體（Non-Memory）兩大類。
技術分類與核心製程循環
非記憶體半導體進一步細分為執行運算控制的系統半導體（System LSI）、處理光學信號的光半導體（Optical Semiconductors），以及包含電晶體、二極體與電容器的各類個別元件。其製造過程並非線性，而是一個周而復始的循環，包括氧化、微影、蝕刻、薄膜沉積與金屬配線製程。
| 製程階段 | 技術關鍵點 (2026年趨勢) | 對審查之影響 |
| 氧化 (Oxidation) | 形成原子級精度之氧化膜質。 | 涉及具體參數之支持要求。 |
| 微影 (Lithography) | 高數值孔徑極紫外光 (High-NA EUV) 之應用[5]。 | 光阻劑化學配方之實施可能。 |
| 蝕刻 (Etching) | 高深寬比 (High Aspect Ratio) 元件結構之精確定義[6]。 | 參數發明之明確性判斷。 |
| 沉積 (Deposition) | 原子層沉積 (ALD) 於3D架構中之厚度控制[7]。 | 材料比例與厚度對進步性之影響。 |
| 先進封裝 (Packaging) | 2.5D/3D堆疊、矽通孔 (TSV) 與混合鍵合 (Hybrid Bonding)[8]。 | 製造方法限定物（PBP）權利要求之解讀。 |
表1. 半導體製程技術演進對應於對專利審查之影響；整理製表：北美智權報 / 李淑蓮
《指南第12部分》核心術語解析
為確保專利權利範圍的界定準確無誤，第12部分指南對業界通用術語進行了法律層面的規範。這些定義不僅是審查官判斷明確性（Clarity）的基礎，也是申請人在撰寫說明書時必須遵循的標準[9]。
- Die (晶粒)：晶圓上形成的各個整合電路單位，經切割後成為獨立的晶粒 。
- Scribe Line (切割線)：晶圓上晶粒間的間隙區域，專用於切割作業 。
- Foundry (代工)：指接收Fabless業者設計並代為生產的業務模式 。
- ASIC (特殊應用整合電路)：針對特定需求（如AI算力加速）而設計的處理器 。
- Step Coverage (階梯覆蓋率)：沉積膜層在不平整表面（如溝槽）側面與底部厚度的均勻性指標 。
- HBM (高頻寬記憶體)：通過TSV技術將多個DRAM堆疊而成的記憶體，為AI算力的核心物理瓶頸 。
- GAA (環繞式閘極)：閘極包圍通道四個面，用以精確控制電流的電晶體結構，是2nm及以下節點的關鍵技術 。
- PIM (記憶體內運算)：為了減少數據傳輸延遲與功耗，在記憶體內部直接執行運算的技術 。
- NPU (神經網路處理器)：專為深度學習算法優化的硬體晶片，適合邊緣AI裝置 。
專利說明書記載要求與實施可能性判斷
在半導體專利審查中，發明說明必須使該技術領域之通常知識者（Skilled Person）無需過度實驗即可實施該發明。《指南第12部分》詳細列舉了多個實例，分析在何種情況下說明書會因記載不備而遭到駁回。
物理特性與技術常識之衝突 (案例 2.1.2 – 2.1.8)
《指南第12部分》中的案例深度觸及了半導體物理特性的底層邏輯。在案例2.1.2中，申請人主張一種光束分束器（Beam Splitter），宣稱其可同時適用於EUV、DUV及一般紫外線光源。審查意見指出，EUV光束在絕大多數物質中均會被強烈吸收，其物理行為與具有穿透性的DUV或UV完全不同[10] 。若說明書未具體揭示能同時應對這三種截然不同物理特性光源的光學結構，則通常知識者無法據以實施，違反了實施可能要求[11]。
另一核心案例（2.1.5）探討了製程參數的合理性。申請人在製造SOI（絕緣層上覆矽）晶圓的方法中，記載了一種將晶圓加熱至10,000℃的步驟。指南明確指出，單晶矽的熔點約為1,414℃，而二氧化矽的沸點約為2,950℃。高達10,000℃的溫度將導致晶圓完全氣化消失，這證明說明書存在明顯技術錯誤，導致通常知識者無法實施發明，應予駁回[12]。
在案例2.1.7中，權利要求限定了掩模版（Mask Blank）的折射率（η）與衰減係數（κ）必須同時滿足兩個特定的數學公式 。然而，說明書中提供的實施例僅滿足第一個公式而完全偏離了第二個公式。這種數據與權利要求範圍的不一致性，使得技術領域之通常知識者難以理解如何穩定地達成發明目的，因而被判定為記載不備[13]。
數據支持與AI應用之專利門檻
隨著2026年AI技術已滲透至半導體研發，MIPO《指南第12部分》也強化了對「數據支持」的要求。對於利用機器學習優化半導體參數的發明，說明書必須具體揭示：
- 訓練數據集（Training Data）： 包含具體的數據來源、數值範圍及分布特徵。
- 因果關係證明： 說明特定算法輸入（如溝槽寬度、摻雜濃度）與輸出效果（如閾值電壓、漏電流）之間的物理或邏輯關聯，而非僅僅記載「訓練後可得出結果」。
- 預測精確度： 必須提供實驗結果或統計數據（如圖表或對比表），證明該發明確能達成所宣稱的優化效果。
進步性（非顯而易見性）之判斷準則
進步性判定是半導體專利的核心難點。《指南第12部分》強調，單純的材料替換、形狀修改或參數優化，若未產生「臨界效果」或「異質技術效果」，通常被視為通常知識者之常規創作能力發揮 。
結合動機與設計變更的深度解讀 (案例 3.1.1 – 3.1.10)
MIPO在判斷進步性時，採取了嚴格的「結合動機」分析法。若兩份先前技術（Prior Arts）具有共同的技術課題（例如解決漏電流或提高集成度），則通常知識者極易將其結合。
- 案例1.1 (切割裂紋防止)：發明在晶圓邊緣設置雙層階梯結構，以阻斷切割時產生的裂紋。儘管先前技術曾提出單層階梯與金屬層的組合，但因先前技術的結構設計初衷是為了「防潮」，且其金屬層的位置反而阻礙了發明所主張的絕緣層延伸至切割面的設計。因此，兩者之間不存在結合動機，該發明具備進步性[14]。
- 案例1.3 (不同密度之氧化層)： 申請人主張在溝槽內以不同速度形成不同密度的氧化層。審查官認為，在半導體製程中，根據溝槽長寬比（Aspect Ratio）調整沉積速度以控制膜層物理特性（如密度）屬於公知常識，且發明未產生超出預期的特殊效果，故不具進步性 [15]。
- 案例1.4 (金屬配線保護層)： 權利要求限定保護層厚度在100nm以下。先前技術雖然未明確限定厚度，但揭示了該層應盡量薄以降低寄生電容。由於申請人未能證明100nm這一數值具有導致性能質變的「臨界意義」，此種數值限定被視為單純的設計變更 [16]。
- 案例1.9 (淚滴型奈米線斷面)： 申請人主張最上層奈米線採用「淚滴型」而非傳統的圓形或橢圓形。由於說明書未說明淚滴型相對於傳統形狀在電性或製程上的顯著優勢，審查官判定這僅是隨意的形狀變更，缺乏進步性[17]。
臨界效果與意想不到的發明
進步性被認可的最典型路徑是證明發明解決了先前技術未曾意識到的問題。案例3.1.10展示了一種反光掩模版，其電子束光阻劑的對比度值（$\gamma$）被限定在11至27之間 。雖然先前技術揭示過低對比度（1-10）的光阻劑，但申請人成功證明，對於「反光掩模版」這一特殊對象，光阻劑厚度與特定對比度範圍（11-27）的結合，能顯著改善因底層多層反光膜導致的後向散射問題，從而滿足DRAM hp32nm節點所需的線寬線性度 。這種針對特定問題的精確數據發現，被賦予了進步性認可。
製造方法界定產物（Product-by-Process, PBP）之判定
在半導體領域，微觀結構（如外延層、擴散層）往往難以單純通過物理參數定義，而必須依賴製程描述。然而，PBP權利要求的保護對象在法律解讀上依然是「物」本身 。
PBP 審查原則與舉證責任
- 物性相同原則： 即便製造方法不同，若最終得到的物理結構與先前技術相同，則該發明不具備新穎性。
- 舉證責任轉移： 當審查官對製程差異是否能導致結構質變產生合理懷疑時，申請人負有證明「新方法確實導致了新結構或新性質」的義務。
- 案例2.2 (靜電吸盤鑽孔)： 申請人主張其靜電吸盤（ESC）的氣孔是通過「鑽孔（Drilling）」形成的。先前技術已存在具備相同功能與配置氣孔的ESC。審查官判定，「鑽孔」這一過程並未賦予氣孔任何特殊的微觀結構特徵，使其區別於通過其他方式（如雷射或蝕刻）形成的氣孔。因此，該產品權利要求與先前技術實質相同，不具新穎性[18]。
2026年半導體技術趨勢與關鍵專利動向
2026年被定義為AI與高效能運算（HPC）的技術拐點，半導體架構正經歷從FinFET向GAA的徹底轉型，且記憶體與封裝的重要性已上升至系統級高度[19]。
高頻寬記憶體（HBM）的代際跨越：HBM4與客製化趨勢
HBM4已成為2026年AI伺服器的物理標準，其核心變化在於內存接口寬度從1,024位元翻倍至2,048位元[20]。此一轉變不僅提升了頻寬，更徹底改變了封裝架構的設計。
| 技術特性 | HBM3E (2024-2025) | HBM4 (2026年主導) |
| 頻寬 (每疊層) | 1.15-1.2 TB / s | 2.0 TB /s |
| 堆疊層數 | 8層 / 12層 | 12層 / 16層 |
| 鍵合技術 | TC-NCF / MR-MUF | 混合鍵合 (Hybrid Bonding) |
| 接口寬度 | 1,024-bit | 2,048-bit |
表2. HMB技術發展路徑，資料來源：同註19，整理製表：李淑蓮 / 北美智權報
市場報告指出，HBM4的引進將使「客製化HBM」成為常態。三星與SK海力士已開始與台積電合作，直接將邏輯基底晶片（Logic Base Die）與代工節點結合，將部分GPU功能移入記憶體堆疊層，以極大化每瓦性能[21]。這種跨界整合導致相關專利訴訟風險激增，特別是在混合鍵合（Hybrid Bonding）領域，核心專利多掌握在非韓國企業手中，預計2026年將爆發一系列專利授權與訴訟戰[22]。
2奈米節點與環繞式閘極（GAA）競賽
在晶圓製造端，2026年標誌著2奈米GAA製程的商業化元年[23]。三星代工（Samsung Foundry）憑藉SF3E的量產經驗，正致力於優化SF2P（智慧型手機）與SF2X（AI/HPC）節點的良率[24]。
- 背面供電網路 (BSPDN)： 為了克服2奈米以下的配線擁擠與電壓下降問題，英特爾（PowerVia）與台積電（Super Power Rail）正加速背面供電技術的專利布局。這項技術能將訊號線與電源線分離，預計可顯著提升10%以上的功率效率[25]。
- High-NA EUV： 2026年半導體製程已全面引入高數值孔徑EUV，將曝光解析度提升至新的極限 。相關專利申請多集中在多重圖案化（Multi-patterning）優化與光阻劑感度提升上[26]。
先進封裝與玻璃基板的崛起
當摩爾定律放緩時，封裝便成為性能提升的核心關鍵之一。2.5D與3D封裝技術（如台積電的CoWoS、SoIC）使封裝環節的價值量從傳統的5%飆升至AI晶片的25%以上。以下是2種2026年主要先進封裝技術趨勢。
- 玻璃基板（Glass Substrates）： 2026年是玻璃基板應用的轉折點。由於其熱膨脹係數（CTE）接近矽，且具有優異的尺寸穩定性，玻璃基板能減少大面積基板約50%的翹曲問題 。
- 光電共封裝（CPO）： 隨著AI算力中心功耗逼近極限，電學信號傳輸的損耗已不可接受 。2026年被視為CPO的商用化元年，將光學引擎與處理器直接整合於同一封裝內，以光學傳輸取代電學傳輸，將頻寬密度提升百倍[27]。
全球半導體專利政策與地緣政治影響
在今天，半導體專利不再僅是法律工具，而是已演變為國家安全與經濟主權的核心資源 。
韓國的「K-半導體」專利保護戰略
韓國政府已於2026年1月29日通過《半導體特別法》，正式將半導體視為國家戰略基礎設施[28]，主要包括以下措施：
- 優先審查制度： ＭIPO針對核心技術提供「快速通道」，半導體專利審查時間從原本的十數月縮短至平均5個月[29] 。
- 退役專家徵才： 為了提升審查質量，KIPO於2023年起大規模招聘具備民間研發經驗的退役工程師擔任審查官，確保能精準解讀如HBM4與GAA等前沿技術[30]。
- 全球專利大數據： MIPO建立專項團隊，分析全球12大戰略技術領域的專利分布，為國內企業（如三星、SK海力士）提供競爭對手動態預警與布局建議[31]。
中國2026年專利審查指南修訂之關鍵
中國國家知識產權局（CNIPA）宣佈自2026年1月1日起實施修訂後的《專利審查指南》，其變動對全球半導體與AI產業具有深遠影響[32]。
- 發明人必須為自然人： 嚴格禁止將AI系統或研究團隊列為發明人，回應了全球關於AI生成內容專利權的爭論。
- AI算法與技術特徵深度耦合： 僅僅改變AI的應用場景（如從水果計數轉向晶片缺陷檢測）將被視為缺乏進步性。必須證明算法結構或模型參數針對特定技術問題進行了實質性創新。
- 誠實信用原則與「稻草人」限制： 加強對專利無效程序的監管，禁止以他人名義提起惡意無效請求，反映了專利執法環境的成熟化。
2026年良率至上：檢測、計量與智慧製造
隨著製程邁入原子級精度與16層垂直堆疊，半導體製造的關鍵字已從「性能」轉向「良率（Yield）」 。微小的空洞（Voids）或對準誤差足以導致價值數千美元的AI晶片報廢[33]。
太赫茲檢測與AI驅動的研發模式
- 太赫茲 (THz) 檢測系統：用於檢測HBM4內部不透明疊層中的亞微米缺陷。這種非破壞性檢測技術在2026年已成為量產線的標準配置 。
- 數位孿生與自動優化：半導體工廠正從「人力密集型研發」轉向「AI驅動型研發」。利用數位孿生模型模擬製程，能以更少的實驗次數找到最佳蝕刻或沉積參數，研發效率提升超過30% 。
總結與戰略建議
2026年的半導體領域是一個高度集成且充滿法律挑戰的環境。MIPO《技術領域別審查實務指南》第12部分為我們揭示了法理與物理特性如何在高科技專利中交織。對於半導體業者而言，未來的專利策略應聚焦於以下核心支柱：
- 強化數據支持： 面對AI與參數優化發明，必須在說明書中提供詳盡的訓練集描述與臨界效果證明，以應對日益嚴格的實施可能性判斷。
- 跨域技術融合： 專利布局不應侷限於前端晶體管，應延伸至混合鍵合、光電整合（CPO）與基板材料（如玻璃基板），這些正是系統性能的新瓶頸。
- 動態預警與授權： 鑑於HBM與先進封裝領域的核心專利分布碎片化，應充分利用KIPO等機構提供的專利大數據，提前進行交叉授權談判，規避2026年量產後的全球訴訟風險。
- 因應政策紅利： 積極利用韓國及美、歐等國的優先審查制度與研發稅收優惠（30-50%），加速高質量專利的全球確權。
半導體產業的未來不僅取決於物理微縮的極限，更取決於如何在一張張矽片與一套套專利規則之間，構建出兼具算力效率與法律韌性的全球生態系統。
備註：
[1] 2026 Global Semiconductor Industry Outlook, Deloitte Insights, 05 February 2026
[2]韓國專利局 (KIPO)已卡2025年10月10日起，正式升級其級別地位，並成為韓國總理辦公室下的智慧財產權部 (Ministry of Intellectual Property)，簡稱MIPO。WIPO Director General Congratulates Republic of Korea on Newly Established Ministry of Intellectual Property, WIPO, October 6, 2025
[3] Practical Guide to Review by Technology Field, the official e-government website of the Republic of Korea, March 2026
[4] 強化半導體專利審查可預測性！韓國智財局發布產業專屬審查實務指南，李淑蓮，北美智權報,，2026 年 3 月 11 日
[5] SK hynix Presents AI-Driven R&D Innovation Vision at SEMICON Korea 2026, Reaffirming Role as Global Technology Leader, SK hynix newsroom, February 12, 2026
[6] Semiconductor equipment, the hottest trend in 2026, 36Kr, 2026-01-11 12:34
[7] 同註5
[8] 2026 Advanced Packaging Outlook Report, TechInsights Inc, 2026
[9]기술분야별 심사실무가이드 第1063 – 1064頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1063 – 1064頁
[10] 기술분야별 심사실무가이드 第1068 – 1069頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1063 – 1064頁
[11] 同註9
[12] 기술분야별 심사실무가이드 第1072 – 1073頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1063 – 1064頁
[13] 기술분야별 심사실무가이드 第1076頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1063 – 1064頁
[14] 기술분야별 심사실무가이드 第1085-1089頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1063 – 1064頁
[15] 기술분야별 심사실무가이드 第1085-1089頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1094 – 1097頁
[16]기술분야별 심사실무가이드 第1098-1101頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1094 – 1097頁
[17] 기술분야별 심사실무가이드 第1119-1121頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1094 – 1097頁
[18] 기술분야별 심사실무가이드 第1127-1131頁 (下載pdf), 지식재산처, MINISTRY OF INTELLECTUAL PROPERTY第1094 – 1097頁
[19] 同註
[20] The Great Memory Pivot: HBM4 and the 3D Stacking Revolution of 2026, TokenRing AI, WRAL.com, December 30, 2025
[21]三星最新芯片路线图：工艺、封装和存储，Icbank半导体行业观察，2024-06-27
[22] South Korea lacking in core patents for HBM hybrid bonding, researcher says, JEONG IL JOO, THEELEC, 2025.11.26
[23] The Future of Semiconductor Scaling: Beyond 2nm Chips (Market Trends & Growth Data), Bao Tran, Patent Attorney, Patent PC, Apr 01, 2026
[24] 同註20
[25] Top 10 Semiconductor Trends in 2026: Powering the Trillion-Dollar AI & Advanced Computing Era, Adarsh R., StartUs insights, February 24, 2026
[26] The Future of Semiconductor Scaling: Beyond 2nm Chips (Market Trends & Growth Data), Bao Tran,, PatentPC, Apr 02, 2026
[27] Advanced Packaging Guide (Pt. 5): 2026 Supply Chain, CPO & KGD Market Definition, Advanced Packaging Guide, DNN Technology, 2026-01-05
[28]韓國國會通過《半導體特別法》，經濟部國貿署駐韓國台北代表部經濟組，2026-01-30
[29] Expedited Examination for Semiconductor Patent Applications Now Available, KIM & CHANG, 2022.12.16
[30] Preferment Measures for Semiconductor Applications Implemented in Korea, Eun Hye Jung and Kye-Young Lee, Firstlaw P.C. (Korea), August 2023
[31] 2023 Annual Report, KIPO, 2024
[32] China Patent Examination Guidelines 2026, EPO, 22.12.2025
[33] Yield takes center stage at Semicon Korea 2026, DigitalToday, 2026-02-12
