先進封裝 / 製程

李淑蓮╱北美智權報 編輯部 在半導體產業演進的歷程中，摩爾定律（Moore's Law）長期以來一直是指導電晶體微縮與性能提升的黃金法則。然而，隨著製程節點進入埃米 (Angstrom) 時代，單純依靠縮小電晶體尺寸以提升效能與降低功耗的作法已面臨嚴峻的物理極限與經濟挑戰。當前，全球半導體市場預計將從 2024 年的 0.6 兆美元，以8.6% 的年複合成長率（CAGR）在 2030 年突破1兆美元大關。在這一股成長浪潮中，伺服器與網路領域受惠於生成式人工智慧（Generative AI）的爆發，預計將展現最快的成長勢頭，年成長率達 11.6%。 後摩爾時代的技術範式轉移 為了應對日益增...

由外貿協會與機械公會共同主辦的「台北國際工具機展」（TIMTOS2025），今年集結逾千家廠商、6,100個攤位，在南港展覽館1、2館、台北世貿1館一連展出6天，3/8畫下完美句點。TIMTOS2025總共吸引來自90個國家/地區逾4,163個國外買主進場參觀，較上屆國外買主參觀數成長5.1%，前五大買主國依序為印度、日本、中國大陸、南韓與馬來西亞。另外，包括日本、印度、越南、菲律賓、馬來西亞、巴西、墨西哥等多國，都組成買主團來台觀展採購。 隨著智慧製造與AI浪潮興起，本屆TIMTOS展出內容機械產業的最新發展，2025年六大產業趨勢包含高階精密工具機與刀具、關鍵零組件、自動化與智慧...

由於消費性電子產品對於可攜式(Portability)及多功能(Multi-function)之需求，迫使微電子構裝發展朝小尺寸、高性能、及降低成本前進。晶圓級構裝(Wafer Level Package; 簡稱WLP)具備縮小構裝尺寸之優勢，剛好迎合行動電子產品之市場趨勢。 然而，傳統WLP構裝是將晶片的I/O點，經由散入(Fan-In)技術將凸塊以矩陣式( Area Array)排列於晶片面積內，簡稱為Fan-In WLP。然而，決定晶片是否可採用散入(Fan-In)技術構裝之前，必須同時評估元件尺寸、I/O接點數及間距等因素，進而確認晶片是否有足夠的空間容納所有的連接點。 前段I...

半導體製程的不斷演進，是推動科技進步和產業發展的重要引擎。多年來，在摩爾定律的指引下，半導體產業不斷創新，推動晶片性能的持續提升。然而，隨著製程節點的微縮，半導體產業也面臨著前所未有的挑戰。物理極限的逼近，使得傳統的微縮方式難以為繼，晶片設計和製造的門檻也越來越高。 在這個關鍵的時刻，國際知名的微電子研究中心IMEC和曝光設備巨頭ASML帶來了令人鼓舞的消息。他們分別在最新的技術路線圖和曝光機研發計劃中，展示了突破當前瓶頸、延續摩爾定律的可行之路。這些創新方案涵蓋了從電晶體結構到曝光製程技術的各個方面，為半導體產業指明了前進的方向。 近年來，隨著科技的快速發展和終端應用的不斷擴...

中美貿易戰，美國以晶片為籌碼來遏制中國高科技產業以及經濟的發展。在這樣的背景下，中國極需推動自主創新，做大做強自家晶片。然而，目前中國晶片發展存在諸多癥結。為此，集微網製作了「中國國產晶片如何破局」專題，分別從國產替代率、政府採購、產業生態等多個角度進行深入剖析和展開。 集微網梳理了ICT行業20多類核心器件，統計發現除了機械硬碟（HDD）領域沒有任何可替代方案之外，其餘核心器件市場均存在對應的中國玩家。然而，絕大多數企業目前只能提供低階市場的產品替代方案。 在低階市場領域，只有1/3的產品已經實現了替代，其餘2/3的產品正處在產品驗證、市場驗證、出貨驗證等環節。 在中階...

北美智權報於異質整合系列-1：藍圖及應用概觀 一文中，已詳細介紹過異質整合技術的興起及願景，文中曾指出異質整合可以說是半導體未來的關鍵技術方向，雖然現在許多大廠 (如AMD、Intel、Samsung、華為)的處理器已應用了異質整合的系統級封裝技術，但還是有許多領域待摸索及發展的。本文藉由《 【35th MIC FORUM Fall】 賦能 》研討會，進一步探討異質整合封裝技術的發展現況及未來趨勢。 資策會產業情報研究所資深產業分析師鄭凱安於《 【35th MIC FORUM Fall】 賦能 》研討會中，發表了以「異質整合封裝技術與應用發展趨勢」為題的研究報告，首先從宏觀角度檢視整...

李淑蓮╱北美智權報 編輯部 智慧型手機晶片正迎來一場大規模的製程技術升級浪潮。根據Counterpoint研究團隊的最新報告(下稱《報告》，涵蓋5奈米、4奈米、3奈米與2奈米的先進製程，預計在2025年將占全球智慧型手機SoC總出貨量的51%，相較於2024年的43%，是個顯著的里程碑。這不僅意味著智慧型手機晶片正加速脫離成熟製程，也預示著裝置效能、能效、生成式AI（GenAI）體驗、遊戲流暢度及散熱管理將全面升級。 營收與技術革新同步飆升 這波技術轉變主要由兩個因素推動：一是中階手機市場加速導入5奈米和4奈米製程，二是三星（Samsung）與中國主要OEM廠商將推出採用3奈米製程的So...

新加坡微電子研究院（IME）異質整合部門主管Vempati Srinivasa Rao 於「2025異質整合藍圖第8屆年會」壓軸演出，發表了  "Bridging Technologies in AI: From Chip Design to Advanced Packaging and System Integration" 報告 。《報告 》 指出，未來要實現Zettascale等級的AI與HPC處理效能，一個封裝構件中可能需要容納超過一兆個晶體管。這意味著傳統單晶片設計必須讓位給由多顆小晶粒（chiplets）所組成的大規模系統級封裝，而晶粒之間的互連方式，將直接影響系統的頻寬、延遲、功耗與可靠性。

在過去，半導體基板都是用矽半導體，但是如果要製造應付高頻及高功率的晶片，利用碳化矽（SiC）基板就有其必要。因此，能夠應對高壓、高溫以及高頻的優異特性成為新的半導體應用發展焦點。 基板內部結構技術 碳化矽（SiC）基板的內部結構必須非常正確，不能有瑕疵，請看圖1。 圖1(a)是一張正常碳化矽（SiC）晶體的示意圖，圖1(b)顯示碳化矽（SiC）晶體有缺陷。如果我們不能確保碳化矽（SiC）基板的品質，就無法製造出優良的碳化矽（SiC）晶片。因此，檢驗碳化矽（SiC）晶體內部結構的技術也變得非常重要。 目前關鍵的晶體缺陷只能以破壞性的KOH蝕刻方式進行抽樣檢測，...

台積電在2024年的北美技術研討會上發表了最新的A16製程技術，預計將於2026年下半年量產。A16製程採用了先進的背面電源佈線（Backside Power Delivery）技術，也就是他們所謂的超級電源軌（Super Power Rail），希望藉此提升晶片的性能表現，同時降低功耗。台積電表示，這是為了更靈活地滿足客戶對於先進製程的需求，特別是在人工智慧（AI）快速發展的現在。 台積電A16製程節點是其首個整合納米片電晶體（nanosheet）以及背面供電技術Super Power Rail的節點，特別適合高性能計算（HPC）及人工智慧（AI）應用，可以認為是台積電N2P製程的...